Platine mit bedrahteten Bauteilen
Die Enstehungsgeschichte im Überblick
JahrBeschreibung
01/2013Ideenfindung
02/2013Erstellung der Hauptseite
02/2013Neue Artikel hinzugefügt
05/2013Viele neue Gestaltungsmerkmale ergänzt
Shop el~pa~bo wird integriert
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Sammlung von Fehlerbildern der Leiterplattentechnik



Es folgen aus der Praxis heraus gesammelte Negativ-Beispiele, Fehlerbilder oder auch einfach problembehaftete Darstellungen zum Thema Leiterplattentechnik mit kurzen Erläuterungen dazu. Weiterführende Informationen findet man in den zugehörigen Themen, welche teilweise für den Leser verlinkt wurden.

Hinweis: Mit einem Klick auf das Bild kann man sich die Grafik vergrößert ansehen und so eine verbesserte Darstellung der "Problemstellen" erhalten. Selbstverständlich funktioniert das auch mittels Rechtsklick und "Grafik anzeigen".

Oberfläche HAL-verzinnter Anschlussflächen

HAL verzinnte Anschlussflächen - Teil I

Beim HAL (Hot Air Leveling) wird die Leiterplatte in ein Zinnbad getaucht. Überschüssiges Material wird durch eine Heißluftbehandlung entfernt (Waschstraßeneffekt). Das flüssige Zinn bildet (wenn auch kleine) Tropfen auf den freigestellten kupfernen Anschlussflächen. Zeitlich versetzte Erstarrungsvorgänge führen dann zu geringen bis nicht tolerierbaren Erhebungen. Bauteile können nur erschwert bestückt bzw. verlötet werden. Eine gute Lötbarkeit ist meist nur an der der Stelle garantiert, an der der Tropfen am größten ist. HAL ist also nicht für jegliche Bestückungsanforderungen ratsam - man stelle sich beispielsweise ein BGA-Gehäuse vor. Hier sollte dann auf chemische Verzinnungsverfahren (oder ähnliche) ausgewichen werden.


Oberfläche HAL-verzinnter Anschlussflächen

HAL verzinnte Anschlussflächen - Teil II

Erläuterung: siehe ein Bild höher

Zusatz: Man erkennt hier sehr schön die unterschiedlichen Ergebnisse, welche mit HAL erreichbar sind - selbst auf diesem nur wenige Quadratmillimeter großem Teilbereich. Die Anschlussflächen des IC's in der Bildmitte (+Thermal Pad) sind gut gelungen, die unmittelbar daneben gelegenen Chipgehäuse sprechen schon wieder ein ganz anderes Bild. Genau darin ist der größte Nachteil der HAL-Verzinnung zu finden, die schlechte Reproduzierbarkeit der verschiedenen Anschlussflächen. Bei Chipgehäusen ist dies durchaus noch vertretbar, bei Fein- und Feinstleiterstrukturen oder allgemein mit steigenden Lötspezifikationen allerdings nicht mehr.


Ausgerissenes Basismaterial nach dem Abbrechen eines geritzten Leiterplattenteils Ausgerissenes Basismaterial nach dem Abbrechen eines geritzten Leiterplattenteils

Ausgerissenes Basismaterial nach dem Abbrechen eines geritzten Leiterplattenteils

Sehr schön erkennbar sind die Nachteile einer geritzten Leiterplatte. Die Foto's zeigen eine Leiterplatte welche als Nutzen hergestellt wurde. Das heißt, etwaig benötigte Leiterplatten werden durch Vereinzelung aus einem großem Nutzen vereinzelt. Um dies zu vereinfachen, wurden die Sollbruchstellen fertigungstechnisch geritzt. Der Querschnitt einer solchen Ritzung ist v-förmig (etwa 30°, abgerundete Spitze) - meist von oben und unten in das Leiterplattenmaterial eingeprägt / gefräst. Beim Brechen wird Schuss und Kette (gewebte Fasern des Basismaterials) der einzelnen Fasern auseinandergerissen. Diese beiden Eigenschaften verursachen eine immense Oberflächenvergrößerung des nun auch offenliegenden Materials. Dadurch kommt es zu gesteigerter Feuchtigkeitsaufnahme aus der Luft. Dies allein bewirkt bereits ein Aufquellen des Basismateriales. Zusammen mit Wärmeeinwirkung durch den Normalbetrieb der Baugruppe oder durch den Temperatureintrag beim Löten, kann es zu zerstörerischen Auswirkungen kommen (z.B. Multilayeraufbau o. ä.). Ebenfalls denkbar ist der Verlauf eines Basismaterialdefekts bzw. -bruches in die Leiterplatte hinein oder von der Bruchkante ausgehende Bruchverläufe. Daurch kann ein Totalversagen der Leiterplatte entstehen. Eine klar zu favorisierende Ausweichmöglichkeit bei der Nutzenerstellung ist das Fräsen. Hierbei entsteht eine saubere, möglichst kleine und unausgefranste Leiterplattenflanke. Die einzelnen Leiterplatten bleiben bis zur Verwendung durch kleine Stege miteinander verbunden.


Fehlerbehafteter Via-Abstand zum Pad Fehlerbehafteter Via-Abstand zum Pad

Fehlerbehaftete Via-Abstände zu Pad's

Der Abstand zwischen den eingerahmten Vias und elektrisch kontaktierten Pads ist deutlich zu gering. Die Vorgabe innerhalb des CAD-Systems für den Parameter „Via to Pad“ ist ungenügend oder wurde vielleicht gebilligt. Es könnte sein, dass dies in der Folge zu einem Fehlverhalten der Baugruppe führen kann. Die Lötstoppmaske kann Via und Pad nicht umfließen bzw. voneinander trennen. Während des Lötprozesses ist zu erwarten, dass Lotpaste in Richtung Via abfließen wird. Verstärkt wird dieser Effekt durch die Kapillarwirkung der Viabohrung - das flüssige Lot wird vom Pad "weggesaugt". Übrig bleibt ein Pad mit eventuell zu wenig Lotpaste um eine ordentliche Verbindung zur Kontaktfläche des Bauteils herzustellen. Ebenfalls denkbar ist ein kurzzeitig vorhandener Kontakt - etwa zum Prüfzeitpunkt der Baugruppe. Damit tritt der Fehler anfänglich nicht auf und die problembehaftete Stelle rückt nicht in den Fokus der Betrachtung. Beim späteren Betrieb der Baugruppe, kann es zu zahlreichen Ausfällen der Baugruppe kommen, da sich durch Vibration oder Erschütterung - etwa beim Transport - das Bauteil vom Pad abhebt. Als Fazit kann man sagen, dass dieser Fehler nicht tolerierbar ist. Er ist als unvorhersehbares Risiko einzustufen, welcher zum Totalausfall der gesamten Baugruppe auswachsen kann und dann auf diese Weise immense Kosten verursachen wird. Abhilfe könnte das Versetzen bzw. Erzeugen eines Abstandes zwischen Pad und Via bewirken. Ebenfalls denkbar ist es, die Via durch Verfüllen zu verschließen und so den Lotabfluss zu unterbinden - bei beengten Platzverhältnissen ein probates Mittel.

Hinweis: Das Thema verschließen von Via's bzw. Durchkontaktierungen wird in der Richtlinie IPC-4761 dargelegt. Hierin werden Vorschläge zum sauberen Design und Schutz von Leiterplatten-Durchkontaktierungen gegeben.






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